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Energy and Area Efficient Three-Input XOR/XNORs With Systematic Cell Design Methodology
IEEE transactions on very large scale integration (VLSI) systems, 2016-01, Vol.24 (1), p.398-402
2016
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Design of two Low-Power full adder cells using GDI structure and hybrid CMOS logic style
Integration (Amsterdam), 2014-01, Vol.47 (1), p.48-61
2014
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Cell design methodology (CDM) for balanced Carry-InverseCarry circuits in hybrid-CMOS logic style
International journal of electronics, 2014-10, Vol.101 (10), p.1357-1374
2014
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A new design of low power high speed hybrid CMOS full adder
2014 International Conference on Signal Processing and Integrated Networks (SPIN), 2014, p.448-452
2014
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Design of Robust, Energy-Efficient Full Adders for Deep-Submicrometer Design Using Hybrid-CMOS Logic Style
IEEE transactions on very large scale integration (VLSI) systems, 2006-12, Vol.14 (12), p.1309-1321
2006
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A study and comparative analysis of low power hybrid-CMOS 1-bit full adders in deep-submicron technology
2017 4th International Conference on Power, Control & Embedded Systems (ICPCES), 2017, p.1-7
2017
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