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Electronic packaging of the IBM System z196 enterprise-class server processor cage
IBM journal of research and development, 2012-01, Vol.56 (1.2), p.2-2:19
2012
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Characterization of a 0.13 μm CMOS Link Chip using Time Resolved Emission (TRE)
Microelectronics and reliability, 2005-09, Vol.45 (9), p.1550-1553
2005
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Implementation of the Cell Broadband Engine™ in 65 nm SOI Technology Featuring Dual Power Supply SRAM Arrays Supporting 6 GHz at 1.3 V
IEEE journal of solid-state circuits, 2008-01, Vol.43 (1), p.163-171
2008
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Implementation of the CELL Broadband Engine in a 65nm SOI Technology Featuring Dual-Supply SRAM Arrays Supporting 6GHz at 1.3V
2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, 2007, p.322-606
2007
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Implementation of the Cell Broadband Engineac in 65 nm SOI Technology Featuring Dual Power Supply SRAM Arrays Supporting 6 GHz at 1.3 V
IEEE journal of solid-state circuits, 2008-01, Vol.43 (1)
2008
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CMOS circuit technology for sub-ambient temperature operation
2000 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No.00CH37056), 2000, p.214-215
2000
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A 32kB 2R/1W L1 data cache in 45nm SOI technology for the POWER7TM processor
2010 IEEE International Solid-State Circuits Conference - (ISSCC), 2010, p.344-345
2010
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A system of array families and synthesized soft arrays for the POWER9™ processor in 14nm SOI FinFET technology
ESSCIRC 2017 - 43rd IEEE European Solid State Circuits Conference, 2017, p.303-307
2017
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