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Identification of primitive faults in combinational and sequential circuits
IEEE transactions on computer-aided design of integrated circuits and systems, 2001-12, Vol.20 (12), p.1426-1442
2001
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On redundant path delay faults in synchronous sequential circuits
IEEE transactions on computers, 2000-03, Vol.49 (3), p.277-282
2000
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On identifying indistinguishable path delay faults and improving diagnosis
Proceedings - International Test Conference, 2002, p.993-1002
2002
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An on-chip diagnosis methodology for embedded cores with replaceable modules
19th International Conference on VLSI Design held jointly with 5th International Conference on Embedded Systems Design (VLSID'06), 2006, p.4 pp.
2006
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On reducing aliasing effects and improving diagnosis of logic bist failures
International Test Conference, 2003. Proceedings. ITC 2003, 2003, Vol.1, p.737-744
2003
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On test set generation for efficient path delay fault diagnosis
Proceedings 18th IEEE VLSI Test Symposium, 2000, p.343-348
2000
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Delay testing with clock control: an alternative to enhanced scan
Proceedings - International Test Conference, 1997, p.454-462
1997
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On diagnosing path delay faults in an at-speed environment
Proceedings 19th IEEE VLSI Test Symposium. VTS 2001, 2001, p.28-33
2001
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Robust testability of primitive faults using test points
International Test Conference 1999. Proceedings (IEEE Cat. No.99CH37034), 1999, p.260-268
1999
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Open Access
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On primitive fault test generation in non-scan sequential circuits
1998 IEEE/ACM International Conference on Computer-Aided Design. Digest of Technical Papers (IEEE Cat. No.98CB36287), 1998, p.275-282
1998
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Synthesis of delay verifiable sequential circuits using partial enhanced scan
Proceedings International Conference on Computer Design VLSI in Computers and Processors, 1997, p.648-653
1997
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