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A 20nm 1.8V 8Gb PRAM with 40MB/s program bandwidth

2012 IEEE International Solid-State Circuits Conference, 2012, p.46-48

2012

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The solid-state drive technology, today and tomorrow

2015 IEEE 31st International Conference on Data Engineering, 2015, p.1520-1522

2015

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Gate-Level Exception Handling Design for Noise Reduction in High-Speed VLSI Circuits

20th International Conference on VLSI Design held jointly with 6th International Conference on Embedded Systems (VLSID'07), 2007, p.109-114

2007

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Timing Failure Analysis of Commercial CPUs Under Operating Stress

2006 21st IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2006, p.245-253

2006

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Empirical timing analysis of CPUs and delay fault tolerant design using partial redundancy

Chang, Sanghoan

2007

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Chang, Sanghoan

2007

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