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Open Access
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Ultra-Low Leakage Arithmetic Circuits Using Symmetric and Asymmetric FinFETs
Journal of Electrical and Computer Engineering, 2013-01, Vol.2013 (2013), p.234-246
2013
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Automatic generation of defect injectable VHDL fault models for ASIC standard cell libraries
Integration (Amsterdam), 2006-07, Vol.39 (4), p.382-406
2006
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UDSM subthreshold leakage model for NMOS transistor stacks
Microelectronics, 2008-12, Vol.39 (12), p.1809-1816
2008
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Fault security analysis of CMOS VLSI circuits using defect-injectable VHDL models
Integration (Amsterdam), 2002-11, Vol.32 (1), p.77-97
2002
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Adder circuits using symmetric and asymmetric FinFETs
2013 2nd International Symposium on Instrumentation and Measurement, Sensor Network and Automation (IMSNA), 2013, p.23-26
2013
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IC bridge fault modeling for IP blocks using neural network-based VHDL saboteurs
IEEE transactions on computers, 2003-10, Vol.52 (10), p.1285-1297
2003
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Static leakage current estimation of on-the-fly generated IP logic blocks
2009 4th IEEE Conference on Industrial Electronics and Applications, 2009, p.133-138
2009
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Accurate Total Static Leakage Current Estimation in Transistor Stacks
IEEE International Conference on Computer Systems and Applications, 2006, 2006, p.262-265
2006
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A CNFET-based characterization framework for digital circuits
2011 18th IEEE International Conference on Electronics, Circuits, and Systems, 2011, p.681-684
2011
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Accurate CMOS bridge fault modeling with neural network-based VHDL saboteurs
International Conference on Computer Aided Design: Proceedings of the 2001 IEEE/ACM international conference on Computer-aided design; 04-08 Nov. 2001, 2001, p.531-536
2001
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Comprehensive defect analysis and testability of current-mode logic circuits
2000 IEEE International Symposium on Circuits and Systems (ISCAS), 2000, Vol.1, p.339-342 vol.1
2000
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Ultra low leakage structures for logic circuits using symmetric and asymmetric FinFETs
10th IEEE International NEWCAS Conference, 2012, p.385-388
2012
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A normalized intrinsic delay model of static CMOS complex gates for deep submicron technologies
The 2nd Annual IEEE Northeast Workshop on Circuits and Systems, 2004. NEWCAS 2004, 2004, p.17-20
2004
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DESIGN FOR TESTABILITY TECHNIQUES APPLIED TO CMOS TERNARY LOGIC
1987
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Realization of a three-valued logic built-in testing structure
IEEE journal of solid-state circuits, 1990-06, Vol.25 (3), p.814-820
1990
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Deriving accurate ASIC cell fault models for VITAL compliant VHDL simulation
ISCAS 2001. The 2001 IEEE International Symposium on Circuits and Systems (Cat. No.01CH37196), 2001, Vol.5, p.263-266 vol. 5
2001
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Gate level static power estimation in UDSM processes
2008 International Conference on Microelectronics, 2008, p.212-215
2008
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Open Access
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VHDL modelling and analysis of fault secure systems
Proceedings Design, Automation and Test in Europe, 1998, p.148-152
1998
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A new subthreshold leakage model for NMOS transistor stacks
2007 IEEE Northeast Workshop on Circuits and Systems, 2007, p.972-975
2007
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Accurate CMOS bridge fault modeling with neural network-based VHDL saboteurs
Digest of technical papers - IEEE/ACM International Conference on Computer-Aided Design, 2001, p.531-536
2001
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Optimized distributed processing of scaling factor in CORDIC
The 3rd International IEEE-NEWCAS Conference, 2005, 2005, p.35-38
2005
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Comparing defect coverage for current-mode logic and CMOS VLSI cells
ICECS 2000. 7th IEEE International Conference on Electronics, Circuits and Systems (Cat. No.00EX445), 2000, Vol.1, p.429-432 vol.1
2000
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