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13.1 A 35.4Gb/s/pin 16Gb GDDR7 with a Low-Power Clocking Architecture and PAM3 IO Circuitry
2024 IEEE International Solid-State Circuits Conference (ISSCC), 2024, Vol.67, p.232-234
2024
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10 GHz Standing Wave Oscillator Based Clock Distribution Network Considering Distributed Capacitance
2019 IEEE 62nd International Midwest Symposium on Circuits and Systems (MWSCAS), 2019, p.694-697
2019
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Standing Wave Oscillator Based Clock Distribution Minimizing Equivalent Capacitance for Process and Temperature variation
2019 International SoC Design Conference (ISOCC), 2019, p.241-242
2019
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Transceiver design for LVSTL signal interface with a low power on-chip self calibration scheme
Integration (Amsterdam), 2018-09, Vol.63, p.148-159
2018
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Area Efficient 4Gb/s Clock Data Recovery Using Improved Phase Interpolator with Error Monitor
2018 IEEE 61st International Midwest Symposium on Circuits and Systems (MWSCAS), 2018, p.1-4
2018
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A quarter-rate 3-tap DFE for 4Gbps data rate with switched-capapctiors based 1st speculative tap
2017 International SoC Design Conference (ISOCC), 2017, p.244-245
2017
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A 4Gb/s half-rate DFE with switched-cap and IIR summation for data correction
2017 IEEE International Symposium on Circuits and Systems (ISCAS), 2017, p.1-4
2017
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Switched Capacitor and Infinite Impulse Response Summation for a Quarter-Rate DFE with 4Gb/s Data Rate
Proceedings of the Great Lakes Symposium on VLSI 2017, 2017, p.439-442
2017
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Notice of Violation of IEEE Publication Principles: Current mode four-quadrant multiplier design using CNTFET
2016 International SoC Design Conference (ISOCC), 2016, p.283-284
2016
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An Area Efficient 4Gb/s Half-Rate 3-Tap DFE with Current-Integrating Summer for Data Correction
2016 IEEE 25th North Atlantic Test Workshop (NATW), 2016, p.6-11
2016
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A low jitter PLL design using active loop filter and low-dropout regulator for supply regulation
2015 International SoC Design Conference (ISOCC), 2015, p.223-224
2015
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A Low Jitter PLL Using High PSRR Low-Dropout Regulator
2015
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