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Évolution d’un quartier périphérique d’Augustonemetum: Les fouilles de l’ancienne gare routière de Clermont-Ferrand (ier-ive siècle / fin du Moyen Âge - début de l’époque moderne)

Ollivier, Julien

2023

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Signifiant, signifié, saillance(s) : le signe v(éc)u comme action

Signifiances (Signifying), 2018-10, Vol.2 (1)

Grégoire, Michaël

2018

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A comprehensive delay macro modeling for submicrometer CMOS logics

IEEE journal of solid-state circuits, 1999-01, Vol.34 (1), p.42-55

1999

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Logical effort model extension to propagation delay representation

IEEE transactions on computer-aided design of integrated circuits and systems, 2006-09, Vol.25 (9), p.1677-1684

2006

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Transition time modeling in deep submicron CMOS

IEEE transactions on computer-aided design of integrated circuits and systems, 2002-11, Vol.21 (11), p.1352-1363

2002

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A novel macromodel for power estimation in CMOS structures

IEEE transactions on computer-aided design of integrated circuits and systems, 1998-11, Vol.17 (11), p.1090-1098

1998

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Manquements aux besoins élémentaires de migrants dans la rue : une condamnation lourde de sens pour la France Note sous CEDH, 2 juillet 2020, N.H. et autres c/ France, n° 28820/13

Revue, 2021-04 (22)

BENEZECH, Ludovic

2021

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Étude la radiosensibilité des patients atteints de neurofibromatose de type 1 : projet Rackham

Annales de dermatologie et de vénéréologie, 2016-12, Vol.143 (12), p.S170-S170

2016

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Maurice Allais, l’impôt sur le capital et la justice sociale

Revue Francophone du Développement Durable, 2020-10 (16)

2020

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Évaluation comportementale et neuropsychologique d’une population d’enfants atteints de neurofibromatose de type 1 traites par méthylphenidate : une étude en plan croisé, randomisée en double insu du méthylphenidate versus placebo

Archives de pédiatrie : organe officiel de la Société française de pédiatrie, 2013-04, Vol.20 (4), p.430-430

2013

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Test structure for crosstalk characterisation

Electronics letters, 2002-07, Vol.38 (15), p.774-776

2002

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General representation of CMOS structure transition time for timing library representation

Electronics letters, 2002-02, Vol.38 (4), p.175-177

2002

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L’Affaire Ferrand : de Mademoiselle de Vigny à Mademoiselle Ferrand, la reconstitution d’une action en reconnaissance de paternité grâce aux Mémoires judicaires de la Bibliothèque du Patrimoine de Clermont-Ferrand

Revue, 2018-09 (15)

SAYEUX, Marion

2018

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POPS: A tool for delay/power performance optimization

Journal of systems architecture, 2001-04, Vol.47 (3), p.375-382

2001

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Architecture, décor, organisation de l'espace : Les enjeux de l'archéologie médiévale

2013

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Delay propagation effect in transistor gates

IEEE journal of solid-state circuits, 1996-08, Vol.31 (8), p.1184-1189

1996

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Low Power Oriented CMOS Circuit Optimization Protocol

Design, Automation and Test in Europe, 2005, p.640-645

2005

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Les « mutual funds » de type Développement Durable créent-ils de la valeur ? Une étude sur le marché français

Revue Francophone du Développement Durable, 2020-10 (16)

2020

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Associating CMOS transistors with BDD arcs for technology mapping

Electronics letters, 1995-07, Vol.31 (14), p.1118

1995

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Temperature Dependence in Low Power CMOS UDSM Process

Integrated Circuit and System Design. Power and Timing Modeling, Optimization and Simulation, 2004, p.110-118

2004

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Inverter delay modelling for submicrometre CMOS process

Electronics letters, 1996-10, Vol.32 (22), p.2070-2071

1996

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Structure Independent Representation of Output Transition Time for CMOS Library

Integrated Circuit Design. Power and Timing Modeling, Optimization and Simulation, 2002, p.247-257

2002

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Second Generation Delay Model for Submicron CMOS Process

Integrated Circuit Design, 2000, p.159-167

2000

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Performance Metric Based Optimization Protocol

Integrated Circuit and System Design. Power and Timing Modeling, Optimization and Simulation, 2004, p.100-109

2004

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Physical Extension of the Logical Effort Model

Integrated Circuit and System Design. Power and Timing Modeling, Optimization and Simulation, 2004, p.838-848

2004

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Second Generation Delay Model for Submicron CMOS Process

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