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A 1.5-ns 32-b CMOS ALU in double pass-transistor logic
IEEE journal of solid-state circuits, 1993-11, Vol.28 (11), p.1145-1151
1993
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A 1-V, 100-MHz, 10-mW cache using a separated bit-line memory hierarchy architecture and domino tag comparators
IEEE journal of solid-state circuits, 1996-11, Vol.31 (11), p.1618-1624
1996
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A 4.4 ns CMOS 54×54-b multiplier using pass-transistor multiplexer
IEEE journal of solid-state circuits, 1995-03, Vol.30 (3), p.251-257
1995
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A 4.4 ns CMOS 54x 54-b multiplier using pass-transistormultiplexer
IEEE journal of solid-state circuits, 1995-03, Vol.30 (3), p.251-257
1995
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A 4.4 ns CMOS 54/spl times/54-b multiplier using pass-transistor multiplexer
IEEE journal of solid-state circuits, 1995-03, Vol.30 (3), p.251-257
1995
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Zeitschrift / SerieIeee Journal Of Solid-State Circuits
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