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A 2.5-V, 333-Mb/s/pin, 1-Gbit, double-data-rate synchronous DRAM
IEEE journal of solid-state circuits, 1999-11, Vol.34 (11), p.1589-1599
1999
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A 4Gb DDR SDRAM with gain-controlled pre-sensing and reference bitline calibration schemes in the twisted open bitline architecture
Digest of technical papers - IEEE International Solid-State Circuits Conference, 2001
2001
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A 1.2V 23nm 6F2 4Gb DDR3 SDRAM with local-bitline sense amplifier, hybrid LIO sense amplifier and dummy-less array architecture
2012 IEEE International Solid-State Circuits Conference, 2012, p.42-44
2012
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A 4 Gb DDR SDRAM with gain-controlled pre-sensing and reference bitline calibration schemes in the twisted open bitline architecture
2001 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. ISSCC (Cat. No.01CH37177), 2001, p.378-379
2001
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A 2.5 V 333 Mb/s/pin 1 Gb double data rate SDRAM
1999 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. ISSCC. First Edition (Cat. No.99CH36278), 1999, p.412-413
1999
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Charge-transferred presensing and efficiently precharged negative word-line schemes for low-voltage DRAMs
2003 Symposium on VLSI Circuits. Digest of Technical Papers (IEEE Cat. No.03CH37408), 2003, p.289-292
2003
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A low power and high linearity dual path up-down converter for wireless telecommunication repeater system
2014 IEEE Radio Frequency Integrated Circuits Symposium, 2014, p.377-380
2014
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Characteristics of ALD HfSiOx using new Si precursors for gate dielectric applications
2004
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Characteristics of ALD HfSiO/sub x/ using new Si precursors for gate dielectric applications
IEDM Technical Digest. IEEE International Electron Devices Meeting, 2004, 2004, p.511-514
2004
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