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Iterative receiver for faster-than-Nyquist broadcasting
Electronics letters, 2012-11, Vol.48 (24), p.1-1
2012
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Smart electrode array device with CMOS multi-chip architecture for neural interface
Electronics letters, 2012-10, Vol.48 (21), p.1-1
2012
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10 Gbit/s bit interleaving CDR for low-power PON
Electronics letters, 2012-10, Vol.48 (21), p.1-1
2012
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Run-time neuro-fuzzy type-2 controller for power optimisation of GP-GPU architecture
IET circuits, devices & systems, 2020-11, Vol.14 (8), p.1253-1257
2020
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Hybrid shared-memory and message-passing multiprocessor system-on-chip for UWB MAC layer
IET computers & digital techniques, 2017-01, Vol.11 (1), p.8-15
2017
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Exploiting memory allocations in clusterised many-core architectures
IET computers & digital techniques, 2019-07, Vol.13 (4), p.302-311
2019
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Multiple sampling PSC-PWM with hierarchical control architecture for MMC-DSTATCOM
IET electric power applications, 2019-10, Vol.13 (10), p.1431-1440
2019
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Decentralised resilient autonomous control architecture for dynamic microgrids
IET generation, transmission & distribution, 2019-06, Vol.13 (11), p.2182-2189
2019
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  • BibTeX
Implementation of a low-power LVQ architecture on FPGA
IET circuits, devices & systems, 2017-11, Vol.11 (6), p.597-604
2017
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  • BibTeX
CUDA memory optimisation strategies for motion estimation
IET computers & digital techniques, 2019-01, Vol.13 (1), p.20-27
2019
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Fighting stochastic variability in a D-type flip-flop with transistor-level reconfiguration
IET computers & digital techniques, 2015-07, Vol.9 (4), p.190-196
2015
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  • BibTeX
Compact and high-throughput parameterisable architectures for memory-based FFT algorithms
IET circuits, devices & systems, 2019-08, Vol.13 (5), p.696-703
2019
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  • BibTeX
Digital predistortion architecture with reduced ADC dynamic range
Electronics letters, 2016-03, Vol.52 (6), p.435-437
2016
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  • BibTeX
High-throughput and compact reconfigurable architectures for recursive filters
IET communications, 2018-08, Vol.12 (13), p.1616-1623
2018
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  • BibTeX
Survey on memory management techniques in heterogeneous computing systems
IET computers & digital techniques, 2020-03, Vol.14 (2), p.47-60
2020
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  • BibTeX
Microstrip multifunctional reconfigurable wideband filtering power divider with tunable centre frequency, bandwidth, and power division ratio based on three‐parallel‐coupled line section
Electronics letters, 2023-11, Vol.59 (22), p.n/a
2023
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  • BibTeX
High throughput fault-resilient AES architecture
IET computers & digital techniques, 2019-07, Vol.13 (4), p.312-323
2019
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  • BibTeX
Parallel architecture to accelerate superparamagnetic clustering algorithm
Electronics letters, 2020-07, Vol.56 (14), p.701-704
2020
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  • BibTeX
High-throughput and compact FFT architectures using the Good–Thomas and Winograd algorithms
IET communications, 2018-05, Vol.12 (8), p.1011-1018
2018
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  • BibTeX
Event‐based high throughput computing: A series of case studies on a massively parallel softcore machine
IET computers & digital techniques, 2023-01, Vol.17 (1), p.29-42
2023
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Inexact-aware architecture design for ultra-low power bio-signal analysis
IET computers & digital techniques, 2016-11, Vol.10 (6), p.306-314
2016
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  • BibTeX
Approach for integrated modular avionics reconfiguration modelling and reliability analysis based on AADL
IET software, 2016-02, Vol.10 (1), p.18-25
2016
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  • BibTeX
Partitioned security processor architecture on FPGA platform
IET computers & digital techniques, 2018-09, Vol.12 (5), p.216-226
2018
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Reconfigurable 2, 3 and 5-point DFT processing element for SDF FFT architecture using fast cyclic convolution algorithm
Electronics letters, 2020-06, Vol.56 (12), p.592-594, Article 592
2020
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  • BibTeX
Cloud computing in the smart grid context: an application to aid fault location in distribution systems concerning the multiple estimation problem
IET generation, transmission & distribution, 2019-09, Vol.13 (18), p.4222-4232
2019
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