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Design Insights of Nanosheet FET and CMOS Circuit Applications at 5-nm Technology Node
IEEE transactions on electron devices, 2022-08, Vol.69 (8), p.4115-4122
2022
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Open Access
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Design insights into RF/analog and linearity/distortion of spacer engineered multi‐fin SOI FET for terahertz applications
International journal of RF and microwave computer-aided engineering, 2021-12, Vol.31 (12), p.n/a
2021
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Junctionless SOI FinFET with advanced spacer techniques for sub-3 nm technology nodes
International journal of electronics and communications, 2022-02, Vol.145, p.154069, Article 154069
2022
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Performance improvement of spacer engineered n-type SOI FinFET at 3-nm gate length
International journal of electronics and communications, 2021-07, Vol.137, p.153803, Article 153803
2021
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Interface traps in the sub-3 nm technology node: A comprehensive analysis and benchmarking of negative capacitance FinFET and nanosheet FETs - A reliability perspective from device to circuit level
Microelectronics and reliability, 2024-09, Vol.160, p.115479, Article 115479
2024
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Beyond Moore's law – A critical review of advancements in negative capacitance field effect transistors: A revolution in next-generation electronics
Materials science in semiconductor processing, 2024-04, Vol.173, p.108116, Article 108116
2024
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Pushing the Boundaries: Design and Simulation Approach of Negative Capacitance Nanosheet FETs with Ferroelectric and Dielectric Spacers at the Sub‑3 nm Technology Node for Analog/RF/Mixed Signal Applications
ACS applied electronic materials, 2024-05, Vol.6 (5), p.3206-3215
2024
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A Proposal for Optimization of Spacer Engineering at Sub-5-nm Technology Node for JL-TreeFET: A Device to Circuit Level Implementation
IEEE transactions on electron devices, 2024-01, Vol.71 (1), p.453-460
2024
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  • BibTeX
A novel bottom-spacer ground-plane (BSGP) FinFET for improved logic and analog/RF performance
International journal of electronics and communications, 2020-12, Vol.127, p.153459, Article 153459
2020
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Characterization and optimization of junctionless gate-all-around vertically stacked nanowire FETs for sub-5 nm technology nodes
Microelectronics, 2021-10, Vol.116, p.105214, Article 105214
2021
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Performance analysis of geometric variations in circular double gate MOSFETs at sub-7nm technology nodes
Microelectronics, 2023-12, Vol.142, p.105986, Article 105986
2023
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NDR free negative capacitance CGAAFET at 2nm technology node for low power and high-speed applications
Microelectronics, 2023-12, Vol.142, p.106018, Article 106018
2023
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A novel step architecture based negative capacitance (SNC) FET: Design and circuit level analysis
Microelectronics, 2024-04, Vol.146, p.106139, Article 106139
2024
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On the design of p-channel step-FinFET at sub-10nm node: A parametric analysis
Microelectronics, 2022-08, Vol.126, p.105505, Article 105505
2022
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Open Access
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Suppression of Short Channel Effects(SCEs) by Dual Material Gate Vertical Surrounding Gate(DMGVSG) MOSFET: 3-D TCAD Simulation
Procedia engineering, 2013, Vol.64, p.125-132
2013
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  • BibTeX
Short Channel Effects (SCEs) Based Comparative Study of Double-Gate (DG) and Gate-All-Around (GAA) FinFET Structures for Nanoscale Applications
Advances in VLSI, Communication, and Signal Processing, p.673-681
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