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A 1.2-V 1.5-Gb/s 72-Mb DDR3 SRAM
IEEE journal of solid-state circuits, 2003-11, Vol.38 (11), p.1943-1951
2003
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Details

Autor(en) / Beteiligte
Titel
A 1.2-V 1.5-Gb/s 72-Mb DDR3 SRAM
Ist Teil von
  • IEEE journal of solid-state circuits, 2003-11, Vol.38 (11), p.1943-1951
Ort / Verlag
New York: IEEE
Erscheinungsjahr
2003
Quelle
IEEE Electronic Library Online
Beschreibungen/Notizen
  • A 1.2-V 72-Mb double data rate 3 (DDR3) SRAM achieves a data rate of 1.5 Gb/s using dynamic self-resetting circuits. Single-ended main data lines halve the data line precharging power dissipation and the number of data lines. Clocks phase shifted by 0/spl deg/, 90/spl deg/, and 270/spl deg/ are generated through the proposed clock adjustment circuits. The latter circuits make input data sampled with an optimized setup/hold window. On-chip input termination with a linearity error of /spl plusmn/4.1% is developed to improve signal integrity at higher data rates. A 1.2-V 1.5-Gb/s 72-Mb DDR3 SRAM is fabricated in a 0.10-/spl mu/m CMOS process with five metals. The cell size and the chip size are 0.845 /spl mu/m/sup 2/ and 151.1 mm/sup 2/, respectively.
Sprache
Englisch
Identifikatoren
ISSN: 0018-9200
eISSN: 1558-173X
DOI: 10.1109/JSSC.2003.818137
Titel-ID: cdi_crossref_primary_10_1109_JSSC_2003_818137
Format
–
Schlagworte
Circuits, Clocks, CMOS, CMOS memory circuits, CMOS process, CMOS technology, Dynamics, Errors, Impedance, Linearity, Network servers, Power dissipation, Random access memory, Static random access memory, Workstations

Weiterführende Literatur

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