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Simplified 20-µm pitch vertical interconnection process for 3D chip stacking
IEEJ transactions on electrical and electronic engineering, 2009-05, Vol.4 (3), p.339-344
Sakuma, Katsuyuki
Nagai, Noriyasu
Saito, Mikiko
Mizuno, Jun
Shoji, Shuichi
2009
Volltextzugriff (PDF)
Details
Autor(en) / Beteiligte
Sakuma, Katsuyuki
Nagai, Noriyasu
Saito, Mikiko
Mizuno, Jun
Shoji, Shuichi
Titel
Simplified 20-µm pitch vertical interconnection process for 3D chip stacking
Ist Teil von
IEEJ transactions on electrical and electronic engineering, 2009-05, Vol.4 (3), p.339-344
Ort / Verlag
Hoboken: Wiley Subscription Services, Inc., A Wiley Company
Erscheinungsjahr
2009
Quelle
Wiley Online Library Journals Frontfile Complete
Beschreibungen/Notizen
This paper describes a simplified vertical interconnection process for three‐dimensional (3D) chip stacking. The unique feature of this new process is that the conductive filling material in the through‐silicon‐vias (TSVs), the microbumps, and the interconnection materials are all fabricated in one processing stage. All of the steps can be performed with the same piece of equipment. Prototype chips with 20‐µm‐pitch vertical interconnections have been demonstrated successfully. By using this technique, 75‐µm deep high‐aspect‐ratio vias can be completely filled without voids using Ni electroplating and uniform 20‐µm‐pitch microbumps that are 4‐µm tall have been fabricated using Sn‐Cu electroplating. Copyright © 2009 Institute of Electrical Engineers of Japan. Published by John Wiley & Sons, Inc.
Sprache
Englisch
Identifikatoren
ISSN: 1931-4973
eISSN: 1931-4981
DOI: 10.1002/tee.20415
Titel-ID: cdi_crossref_primary_10_1002_tee_20415
Format
–
Schlagworte
3D integration
,
electroplating
,
lead-free solder
,
microbump
,
through-silicon-via (TSV)
Weiterführende Literatur
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